(Riunione settimanale di avanzamento progetto)
Presenti: Nanni, Paolo Mo., Paolo Mu., Roberto.
Si è riconsiderata la pianificazione temporale fatta al tempo della Pixel Week di febbraio e si è visto che abbiamo accumulato un ritardo di 3-4 settimane. Non sembra facile il recupero del ritardo accumulato, ritardo dovuto anche a lavori non previsti su modifiche di librerie e file di tecnologie. Va però detto che rispetto a quanto previsto a febbraio la sottomissione è slittata di circa un mese (fine Giugno invece che inizio Giugno). Al fine di recuperare le ore di manpower necessario abbiamo deciso di ridurre la partecipazione alla Pixel Week al solo meeting d'elettronica, in aggiunta Giacomo Comes ci verrà in aiuto venendo a Genova per una settimana (a partire dal 4 Giugno).
Peter Fischer ci ha informato che stanno lavorando alla delay line: lo schema elettrico è pronto e il layout è in corso. Da LBL abbiamo ricevuto un file GDSII con le pad di I/O (in versione preliminare), quelle definitive ci sono state promesse per inizio Giugno. Ci verrà fornito solo il layout e lo schema elettrico, mentre dovremo generarci il file LEF. A Genova dovremo anche generare i technology file per Silicon Ensemble per usare 5 livelli di metallo (quelli del kit CERN/RAL sono per soli 3 metalli).
È cominciato il lavoro di correzione del codice Verilog che descrive l'MCC: alcuni errori trovati con SimPix sono stati corretti. Dalle prime sintesi complete del chip risulta che a fronte di una richiesta di funzionamento con un periodo di 12 ns la sintesi con parametri di funzionamento "worst case" ottiene un funzionamento con path di 21 ns (slack per longest path di -9 ns rispetto ai 12 ns richiesti). Dai modelli sembra che il worst case è un fattore 2.0 x 1.75 volte più lento rispetto al funzionamento nominae. La parte più lenta del circuito è nell'event builder. Paolo Mu. proverà a ottimizzare il codice per recuperare, almeno in parte, i 9 ns. Il chip sintetizzato ha un 30 % più celle rispetto al circuito in DMILL, ma l'area è molto minore, forse inferiore ai 25 mm2 stimati a febbraio.
Paolo Mo. ha presentato la lista di vettori di test che lui e Carlo prepareranno nei prossimi giorni. La scrittura sembra essere abbastanza rapida, la verifica della correttezza di funzionamento del chip sarà invece più lunga. Dovremo ottimizzare il feedback tra chi simula il chip (Paolo Mo. e Carlo) e chi deve correggere gli errori trovati (Paolo Mu. e Roberto). Per ogni set di vettori di test la simulazione del modello behavioural verrà comparata con il funzionamento del modello strutturale (post sintesi) per differenti valori delle condizioni di corner (nominale, best, worst) e per differenti frequenze di funzionamento.
Nanni ha modificato il file di tecnologia (LEF) inserendo:
Manca ancora:
Da prime prove fatte sembra che le modifiche apportate funzionino correttamente.
La suddivisione delle attività per i prossimi giorni:
La prossima riunione si terrà Mercoledì 16 Maggio alle ore 10