(Riunione settimanale di avanzamento progetto)
Presenti: Carlo, Nanni, Paolo Mo., Roberto.
Non si è fatta una nuova valutazione, il progetto avanza, la preoccupazione maggiore è per le incognite che si possono incontrare nelle parti nelle quali non si è ancora arrivati in fondo: simulazione del disegno sintetizzato e layout mediante Silicon Ensemble.
Giacomo Comes verrà a Genova a partire da lunedì 4 Giugno. Si fermerà una settimana e forse alcuni giorni di quella successiva. Ci comunicherà nei prossimi giorni le date precise. Gli andrà trovato un posto di lavoro, probabilmente nell'officina elettronica: Roberto si occuperà del problema.
Prosegue il lavoro di correzione del codice Verilog che coinvolge Carlo, Paolo Mo, Paolo Mu, e Roberto. Dopo una fase iniziale in cui molti errori venivano fuori ad ogni nuovo set di vettori di test, ora il circuito comincia a essere relativamente stabile, ci sono ancora alcuni errori noti che verranno fissati nei prossimi giorni da Roberto e Paolo Mu.
L' MCC-DSM sintetizzato ha un numero di celle circa doppio a quello DMILL o AMS. La maggior crescita è dovuta all'EVB che ha una grossa parte di multiplexer dei dati in uscita. Gli altri blocchi invece sono via via diminuiti di dimensione (Roberto ha fatto parecchio lavoro su tali blocchi riuscendo ad ottimizzarli). Il caso del blocco REG è a parte poiché nell'MCC-D2 aveva la PendingLv1Fifo fatta full custom, mentre negli altri casi è stata sintetizzata.
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(mil2) |
(mil2) |
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EVB
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16.674
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5.153
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10.498
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5.026
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3.145
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Receiver
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438
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146
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712
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446
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701
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CMD
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478
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167
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682
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572
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1.405
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REG
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2.379
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817
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2.025
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574
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1.045
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Totale Chip
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27.052
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8642
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15.079
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13.446
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17.922
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Tabella 1: Comparazione per MCC-DSM, MCC-D2 e MCC-AMS del numero di standard cell usate in differenti blocchi e, per l'MCC-DSM, valori dell'area dei blocchi e della relativa area di metallo per il routing stimato da Synopsys.
Paolo Mo. e Carlo stanno scrivendo i vettori di test in modo sistematico. Paolo Mo. ha continuato a fare alcune modifiche al tool SimPix per aumentarne la versatilità e potenza d'uso.
Nanni ha fatto alcuni test di layout completo del chip (vedi figura) e ha ottenuto una dimensione di 7.6 x 3.1 mm2 che è circa il 20 % dell'MCC-D2 nonostante abbia più del doppio dei transistor! Il layout utilizza 5 livelli di metallo, e stacked via. Il piazzamento (senza constrait temporali) e il routing sono stati ottenuti senza particolari difficoltà da Silicon Ensemble. La lunghezza totale dei collegamenti è di 6 m, mentre la stima di Synopsys era di 30 m (il wire model di Synopsys è molto pessimistico).
I problemi evidenziati nel layout sono relativi alle FIFO che hanno pin non su griglia (dovremo chiedere a K.Kloukinas di mettere a posto tali pin), e nel routing delle alimentazioni (qui non è ancora chiara l'origine del problema).

La suddivisione delle attività per i prossimi giorni:
La prossima riunione si terrà Mercoledì 23 Maggio alle ore 10