(Riunione settimanale di avanzamento progetto)
Presenti: Claudia (solo al punto 5), Giacomo (in collegamento telefonico), Nanni, Paolo Mo., Paolo Mu., Roberto.
Si è deciso di continuare il lavoro sino al 18/7, nel caso non si riuscisse a chiudere completamente il disegno si riprenderà il lavoro dopo la riapertura del Dipartimento (20/8). Uno sforzo sarà fatto al fine di terminare in ogni caso la parte di simulazione ed eventualmente lasciare solo il layout ad agosto.
I problemi trovati la scorsa settimana nel funzionamento dell'event builder a 160 Mb/s non sono stati ancora risolti. Roberto e Paolo Mu. hanno intravisto il modo di risolverli e ci stanno lavorando. Nel cercare la soluzione al problema hanno trovato una possibile implementazione dell'output port. L'output port è in questo momento uno dei punti critici nell'ottenere il timing richiesto del chip. Tale blocco è in questo momento molto grosso e la soluzione intravista permetterebbe una riduzione sostanziale del numero di celle. La correzione degli errori non ha permesso la generazione di una nuova netlist del chip da usare sia per la simulazione che per il layout.
Paolo Mo. ha pronta la parte di simulazione del modo WriteReceiver, ma non ha potuto provarla non essendo in questo momento disponibile una versione Verilog sufficientemente stabile da poter usare. Si è deciso di coordinare in modo più sistematico il rilascio di nuove versioni del codice in modo da interferire meno tra chi sta preparando vettori di test e chi sta correggendo il modello. Per il momento verrà rimessa in piedi la versione Verilog dell'MCC delle scorse settimane per poterla utilizzare con SimPix finché non venga rilasciata quella corretta per gli errori di cui sopra.
Si è discusso della distribuzione del power nel chip. Non abbiamo molti elementi per stimare la corrente necessaria che dovrebbe essere minore di 100 mA. Il limite, dato da elettromigrazione dei metalli, per una corrente di 100 mA è di 50 µm di larghezza del meltallo LM. Partendo da considerazioni di resistenza dei metalli (50 m½/square per LM, 78 m½/square per M2/M3/M4 e 127m½/square per M1) faremo una stima della distribuzione richiedendo un'uniformità migliore di 50 mV all'interno del chip.
Giacomo sta ancora lavorando sull'implementazione delle modifiche nel technology file di Cadence, mentre non abbiamo ancora ricevuto il LEF file delle pad da Peter Denes. Il lavoro sull'ottimizzazione del layout finale sta continuando.
Per il test dell'MCC-DSM si intende procedere nel modo seguente:
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La prossima riunione si terrà Mercoledì 4 Luglio alle ore 10